系統(tǒng)級可編程能力助力嵌入式應(yīng)用

　在您曾經(jīng)從事的嵌入項目中，有多少在項目生命周期各階段成功過渡而不需要重做系統(tǒng)設(shè)計、物料清單、布線等呢?如果您的答案與嵌入業(yè)界的大部分人一樣低于百分之百，則您可以考慮采用嵌入設(shè)計的一種新方法，它有望節(jié)省您的時間、金錢和煩惱。本文中，我們將探討您日常面對的嵌入設(shè)計挑戰(zhàn)，并以實用的方式探討如何運用系統(tǒng)級的可編程能力克服這些挑戰(zhàn)。首先，簡介什么是真正的可編程能力。

　　真正的系統(tǒng)級可編程能力

　　我們將這一話題分為三部分分別進行說明：編程能力、系統(tǒng)級、真正?？删幊棠芰Σ粦?yīng)與可配置能力混淆，而是指使用基本結(jié)構(gòu)塊構(gòu)建功能的能力。該定義下，這些基本結(jié)構(gòu)塊在硬件中實施，并通過配置寄存器、數(shù)據(jù)路徑和信號路徑共同用于構(gòu)建某個功能。例如，圖1中描述了賽普拉斯(Cypress)下一代PSoC設(shè)備架構(gòu)PSoC 3 和 PSoC 5中實施真正系統(tǒng)級可編程能力的基本結(jié)構(gòu)塊。圖中突出顯示的這些基本結(jié)構(gòu)塊包括高性能的8位8051 (PSoC 3) 或32位ARM Cortex M-3 (PSoC 5) 處理器、可編程時鐘樹、Universal Digital Block (UDB，通用數(shù)字塊)、可編程模擬塊和可編程路由和相互連接(模擬、數(shù)字和系統(tǒng)總線)。

　　PSoC 3和 PSoC 5架構(gòu)中的時鐘系統(tǒng)使一組模擬和數(shù)字時鐘支持各種外圍設(shè)備，例如ADC、PWM、計數(shù)器等。八個單獨源的 16 位時鐘分頻器用于數(shù)字系統(tǒng)外設(shè)，四個單獨源的 16 位時鐘分頻器用于模擬系統(tǒng)外圍設(shè)備，所有分頻器與一套四個內(nèi)部或二個外部時鐘脈沖源連接，形成強大的時鐘數(shù)。

　　每個 UDB 是一個非常強大、靈活的數(shù)字邏輯時鐘。PSoC 3 和 PSoC 5 架構(gòu)中的每個 UDB 包括一個基于 ALU 的八位數(shù)據(jù)路徑、兩個細粒度 PLD、一個控制和狀態(tài)模塊以及一個時鐘和復(fù)位模塊。這些元件可以共同執(zhí)行低端微控制器的功能，也可以將它們與其他UDB連接起來實現(xiàn)更大的功能，或者由他們實現(xiàn)數(shù)字外圍設(shè)備，例如定時器、計數(shù)器、PWM、UART、I2C、SPI、CRC等，某些PSoC 3和 PSoC 5設(shè)備家族采用24個UDB，您甚至可以在8051或ARM Cortex-M3 處理器的基礎(chǔ)上實現(xiàn) 24 核處理器，或內(nèi)部 DMA(一個非常強大的架構(gòu))。

　PSoC 3和 PSoC 5的模擬能力與帶一套可編程模擬外圍設(shè)備的高精度固定功能模擬(基準電壓精確度為工業(yè)溫度和電壓范圍的± 0.1%)結(jié)合，可用于實現(xiàn)混頻器、轉(zhuǎn)阻(trans-impedance)放大器、緩存、運算放大器等。靈活、高精度模擬能力的綜合運用可以實現(xiàn)許多獨特、強大的設(shè)計。

　　最后，PSoC 3和 PSoC 5架構(gòu)的路由和相互連接(如圖1所示)由系統(tǒng)總線構(gòu)成，允許任何GPIO成為數(shù)字、模擬、CapSense或LCD驅(qū)動I/O，這是真正強大的功能，實現(xiàn)顯著的成本節(jié)約(4層到2層PCB)以及更簡便的板布線，真正路由自由。

　　那么，系統(tǒng)級的含義是什么呢? 很久以來，我們已擁有組件級的可編程能力，形式為可編程數(shù)字邏輯(CPLD、FPGA等)、可編程模擬(開關(guān)電容及類似功能)、可編程時鐘、可編程處理器等。系統(tǒng)級的可編程能力即是指在單個平臺、單個設(shè)備中的所有這些可編程組件通過一個易用、分級原理圖設(shè)計、軟件開發(fā)環(huán)境進行控制和配置。圖2為無刷直流電機控制(BLDC)應(yīng)用示例的系統(tǒng)級示意圖。查看該圖時，您無需考慮這些單個組件實例化的細節(jié)，您應(yīng)將重點放在對外圍功能的需求上。無論是讀取轉(zhuǎn)速表、溫度或泵壓力讀數(shù)向電機控制功能提供一個反饋回路，或是使用單個PWM控制器驅(qū)動三相電機，您在處理系統(tǒng)設(shè)計挑戰(zhàn)時無需擔心獨立 IC 或外圍組件等低級別細節(jié)。

　　最后，定義中的真正用于幫助區(qū)分這一級別的可編程能力和具備可配置固定功能外圍設(shè)備的設(shè)備。這意味著如果您不需要某個功能，您可以將分配給該功能的資源用于其他目的，如果您決定不適用某個功能，這設(shè)備中不會存在被浪費的功能。設(shè)備中唯一被浪費的空間(如果有)由基本結(jié)構(gòu)塊組成，可隨時用于設(shè)計中的變更或?qū)崿F(xiàn)新的功能。

　　實際應(yīng)用

　　您面臨著多個設(shè)計挑戰(zhàn)。第一個挑戰(zhàn)是適應(yīng)變更—要求、路線、設(shè)計、可用材料的變更;另一個挑戰(zhàn)是如何快速銷售—擊敗競爭者并在正確的時機推出產(chǎn)品以獲得最大的效果;第三個挑戰(zhàn)是模擬的復(fù)雜性—選擇、配置和使用正確的部件用于正確的用途;最后，必須保護您的設(shè)計IP(知識產(chǎn)權(quán))，以防止競爭者復(fù)制您的設(shè)計并偷走您的市場份額。賽普拉斯的 PSoC 可編程片上系統(tǒng)和開發(fā)軟件可以滿足這些挑戰(zhàn)要求，以下將以實用的方式探討真正的系統(tǒng)級可編程能力和 PSoC 如何應(yīng)對這些挑戰(zhàn)。

適應(yīng)變更

　　嵌入式工程師生涯中唯一不變的事就是變更，通過良好規(guī)劃應(yīng)對變更并利用工具獲得適應(yīng)變更的能力是您取得真正成功的唯一途徑。如圖2所示，變更對 PSoC 工程師來說可能是對某個外圍設(shè)備的簡單修改—可能是增加某個 ADC 的分辨率或者在復(fù)雜情況下向設(shè)計加入一個額外功能，例如通過 USB 的控制接口或者 LCD 段顯示和電容式感測按鈕。通過真正系統(tǒng)級的可編程能力，您能夠應(yīng)對變更并利用它來開發(fā)您所能設(shè)想的最好產(chǎn)品。

　　快速上市

　　快速上市所面臨的最大挑戰(zhàn)并不總是關(guān)于概念或想法，而是如何根據(jù)這些想法創(chuàng)造出產(chǎn)品。PSoC 工程實現(xiàn)方案快速原型制造，簡便的芯片中調(diào)整和編程，使用系統(tǒng)級的軟件開發(fā)環(huán)境。通過這兩種能力，您能夠簡便地試驗硬件解決方案以了解真實的需求并將產(chǎn)品投入生產(chǎn)。

　　模擬復(fù)雜性

　　PSoC(可編程片上系統(tǒng))平臺及其軟件開發(fā)環(huán)境通過直觀的系統(tǒng)級基于原理圖的設(shè)計方法，使模擬電路和功能易于使用。如圖2所示，模擬外圍設(shè)備的實例化與在PSoC Creator 中設(shè)計畫布上拖放組件同樣簡單，然后進行您所實施功能的外圍配置設(shè)置，該示例中 ADC 的配置：分辨率、轉(zhuǎn)換率、時鐘脈沖源等。轉(zhuǎn)阻放大器、濾波器、模擬復(fù)用器、比較儀、DAC和其他外圍設(shè)備的實例化同樣簡單。

　　設(shè)計IP的保護

　　PSoC通過設(shè)備中嵌入的系統(tǒng)可編程能力，提供額外的安全層。如果競爭者查看模具時，他們只能看到組成PSoC設(shè)備本身的組件，卻無法看到初始化和實例化使用 PSoC Creator 所開發(fā)系統(tǒng)的固件。PSoC 設(shè)備中的固件還受到多種程度的保護，并由內(nèi)存時鐘定義以符合整個設(shè)備的多個保護層次：無保護(在開發(fā)期間使用)、外部讀取保護、外部讀/寫保護以及完全保護(禁止外部讀/寫或內(nèi)部寫入)。通過這些層次的保護，在 PSoC器件中實施的設(shè)計秘密能夠輕易地抵御標準反向工程技術(shù)。

　　結(jié)論

　　賽普拉斯的 PSoC 可編程片上系統(tǒng)和及其開發(fā)軟件通過新型 PSoC 3 和 PSoC 5 架構(gòu)提供系統(tǒng)級編程能力，幫助您輕易地克服每日在嵌入式設(shè)計中所遇到的困難，并使您將精力集中在真正重要的產(chǎn)品上。這些新的架構(gòu)擴展了世界上僅有的可編程嵌入設(shè)計平臺，打破了設(shè)計限制。在一塊芯片中，您可以利用高精度可編程模擬，包括12位至20位 delta-sigma ADC、包括幾十種插入式外圍設(shè)備的數(shù)字邏輯庫、同類最佳的電源管理以及豐富的連接資源;所有這些均配合PSoC 3 和PSoC 5中分別集成的高性能單周期 8051或ARM Cortex-M3處理器中。