電子技術(shù)和集成電路技術(shù)的不斷進步，數(shù)字系統(tǒng)的時鐘速率越來越高，信號邊緣速率越來越快，PCB系統(tǒng)已不再像以往設(shè)計中僅僅只是支撐電子元器件的平臺，而變成了一個高性能的系統(tǒng)結(jié)構(gòu)。從電氣性能角度看，高速信號間的互連不在是暢通和透明的了，高速PCB的導(dǎo)線互連和板層特性對系統(tǒng)的影響已不能被簡單忽略。如何處理由高速信號互連線引起的反射、串擾、開關(guān)噪聲等信號完整性問題，確保信號傳輸?shù)馁|(zhì)量，是一個設(shè)計能否成功的關(guān)鍵。信號完整性是指信號在信號線上傳輸?shù)馁|(zhì)量，它并不僅僅是單一因素引起的，而是在板級設(shè)計中多種因素共同引起的。傳統(tǒng)依賴個人設(shè)計經(jīng)驗的方法已經(jīng)無法解決如今高性能、高密度PCB的設(shè)計要求，一個好的信號完整性設(shè)計需要貫穿于整個設(shè)計的各個階段。基于IBIS模型的高速PCB板級信號完整性分析,可以在設(shè)計階段最大化解決潛在的SI問題,在高速系統(tǒng)設(shè)計具有指導(dǎo)意義。本文基于信號完整性基本理論，對串擾、反射和同步開關(guān)噪聲等信號完整性問題進行分析，并討論了各種相應(yīng)問題的解決方法。在此基礎(chǔ)上，基于嵌入式網(wǎng)絡(luò)視頻監(jiān)控系統(tǒng)的硬件設(shè)計,利用高速PCB的信號完整性設(shè)計流程進行系統(tǒng)分析與設(shè)計，在Cadence 公司 PSD15.1 的軟件環(huán)境下，對關(guān)鍵網(wǎng)絡(luò)進行仿真分析，如布線拓撲結(jié)構(gòu)，串擾分析等。由仿真和分析的結(jié)果制定相關(guān)布局、布線規(guī)則約束PCB設(shè)計，并在布線后對系統(tǒng)進行仿真驗證,達到良好的設(shè)計效果，縮短了硬件設(shè)計的開發(fā)周期,也進一步證明了高速PCB設(shè)計的仿真分析和設(shè)計方法的重要性。