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這個(gè)實(shí)驗(yàn)可以說(shuō)是verilog入門(mén)最基礎(chǔ)的實(shí)驗(yàn)了，我們不做太多的理論分析，實(shí)踐是硬道理。蜂鳴器與CPLD的接口如圖5.2所示，當(dāng)CPLD的I/O口（FM）為低電平時(shí)，三極管截至，蜂鳴器不發(fā)聲；當(dāng)CPLD的I/O（FM）為高電平時(shí)，三極管導(dǎo)通，蜂鳴器發(fā)聲。
在verilog代碼設(shè)計(jì)中， 我們把分頻輸出的信號(hào)clk_div與FM管腳對(duì)應(yīng)，大家就可以真真切切的感受到什么是分頻了。在代碼里，用了20bit的計(jì)數(shù)器cnt，循環(huán)的計(jì)數(shù)，所以說(shuō)一個(gè)周期有2的20次冪即大約1M分頻。因?yàn)橹鲿r(shí)鐘是50MHz （周期是20ns），所以大約20ms為一個(gè)計(jì)數(shù)周期。蜂鳴器就以大約20ms的周期發(fā)聲，如果大家希望蜂鳴器的發(fā)聲頻率改變，那么可以改變cnt的值看看效果。
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